Una CPU es mucho más que un simple componente capaz de procesar los datos a más de 1 GHz. Te invitamos a que conozcas en profundidad las características y funciones principales de la Unidad Central de Proceso.

EL PROCESADOR SH5 Y SU ARQUITECTURA

RESUMEN

Desde el año 1992 la empresa Hitachi ha desarrollado la serie de procesadores SuperH ó SH como es mayormente conocida. Las cuatro generaciones ya existentes han tenido una gran aceptación en muy variadas aplicaciones comerciales. En 1998 Hitachi y ST Microelectronics se aliaron para el desarrollo de la quinta generación de estos procesadores conocidos como SH5. Esta nueva arquitectura de alta versatilidad permite la generación de productos con integración SOC (System-on-chip). El presente artículo describe las características fundamentales que la arquitectura de este procesador introducirá a finales del año 2000.

Palabras Claves: SuperH, SH5, system-on-chip (SOC), SuperHyway, arquitectura

ABSTRACT

Since 1992 Hitachi has been developing a processor series named SH or SuperH processors. The four existing generations have been well accepted and used in a wide variety of applications. In 1998 Hitachi and ST Microelectronics established an alliance in order to develop the fifth generation of SH series processors known as SH-5. This new high versatile architecture permits the generation of products with SOC (System-on-chip) integration. The purpose of this paper is to describe the main features of this new device architecture which market introduction is estimated by the end of year 2000.

Keywords: SuperH, SH5, system-on-chip (SOC), SuperHyway, architecture
 
 

Introducción

En 1992 Hitachi introdujo el procesador Super H1 o SH1 RISC buscando ofrecer una solución que ponga a disposición de los fabricantes de dispositivos de consumo un procesador que ofrecía una buena relación precio-performance, integración y bajo consumo.

Esta primera generación de procesadores y las tres que se han introducido SH2, SH3 y SH4 que aún siguen manufacturando han tenido una gran aceptación en todo el mundo y por ello se ha ganado una posición de liderazgo en el mercado RISC de 32 bits.

Para la arquitectura de quinta generación – SH5 -, Hitachi hizo una alianza estratégica con la empresa ST Microelectronics para desarrollar un procesador de 64 bits y con capacidad de 700 a 1000 MIPS para aplicaciones como Set-top boxes, reproductores DVD, handheld PC’s, juegos electrónicos y productos de entretenimiento.

Un cambio en la arquitectura

El SH5 a la vez una revisión de su predecesor el SH4 y un nuevo producto. Hitachi y ST Microelectronics desarrollaron esta quinta generación para ser la primera que permita la generación de productos System-on-chip (SOC). Las generaciones anteriores de chips SH son diseños que combinan un CPU rápido con periféricos comunes y memoria. La arquitectura de quinta generación en cambio podemos definirla como «System Centric»; se basa en dispositivos SOC que integran el CPU, un bus de interconexión interno de muy alta velocidad, subsistemas complejos y periféricos.

La metodología SOC permite una utilización eficiente de los recursos de memoria disponibles lo que produce excelente comportamiento en aplicaciones multimedia.

La arquitectura del SH5

El diseño de la arquitectura SH5 busca un Chip de tamaño pequeño y de bajo consumo en concordancia con unas altas frecuencias de reloj y un buen desempeño (>700 MIPS). En realidad todo este nuevo diseño fue determinado por las necesidades de las aplicaciones de consumo tales como set-top boxes, reproductores DVD así como por los requerimientos de los handheld PC’s, equipos de voz sobre IP, equipos de reconocimiento de voz, juegos y productos de entretenimiento.

Para garantizar las inversiones de los clientes en hardware y software, la compatibilidad con las generaciones anteriores se mantiene. Adicionalmente para facilitar el desarrollo de software, esta arquitectura ha sido diseñada para aplicaciones escritas en C/C++ y Java y soporta una serie de sistemas operativos que requieren procesadores de muy buen desempeño tales como: Windows CE, pSOS, VxWorks, Linux, OS9 y Java OS.

El SH5 es un procesador RISC de 64 bits diseñado para establecer interfaces a 200 MHz, posee un pipeline de 7 etapas, una unidad de procesamiento multimedia y una unidad de punto flotante de 64 bits.

Figura 1.- Estructura del «core» del SH5

 

Las características fundamentales de la arquitectura del procesador SH-5 son:

  • Soporta 2 modos de operación: El SH5 es una arquitectura de modo dual muy flexible y que permite un amplio rango de implementaciones; ambos modos el SH Media y el SH Compact pueden ser combinados para optimizar la densidad de código y performance.

– Modo SH Media: Posee un set de instrucciones que soporta instrucciones de 32 bits que ofrece un gran desempeño para operaciones con enteros y puntos flotantes.

– Modo SH Compact: Es un set completo de instrucciones que soporta instrucciones de 16 bits, incluyendo aquellas heredadas de las generaciones anteriores de SH. Este modo provee a la compatibilidad con software escrito para la serie SH4 y anteriores.
 

  • El cambio de modo de SH Media a SH Compact y viceversa ocurre de forma dinámica

Figura 2.- Cambio de modo de operación en el SH5

 

  • Posee un grupo de 64 registros de 64 bits usados en el modo SH Media para ejecutar código para aplicaciones multimedia. El modo SH Compact emplea un set de registros de 16 bits idénticos al empleado en la arquitectura SH4. Los registros de multimedia están separados de los registros de la unidad de punto flotante (FPU). Los registros de esta última pueden ser removidos para construir implementaciones mas económicas para las aplicaciones que no requieran instrucciones de punto flotante.
  • El CPU SH5 tiene un pipeline de 7 etapas: Fetch 1, Fetch Decode, Decode, Execute-1, Execute-2, Execute-3 y Writeback. El diseño del pipeline emplea una estructura para guardar en ella los resultados antes de ser escritos al registro en la etapa de Writeback. Esta característica permite que los operandos estén disponibles inmediatamente para las instrucciones subsecuentes sin la necesidad de la introducción de tiempo de retardo.

Figura 3.- Estructura del pipeline del SH5

 

  • El SH5 posee un bus de interconexión de 64 bits de muy alta velocidad llamado SuperHyway bus, que es una de las claves para la ya mencionada integración SOC (System-on-chip). Este bus de 200 MHz en pipeline físicamente consiste en buses de 64 bits tanto de lectura como de escritura. Esta implementación se usa para soportar operación full duplex: transferencia simultánea de 64 bits tanto de petición como de respuesta.

Figura 4.- Esquema de la implementación SOC en el SH5 y el uso del bus SuperHyway
 

  • A 200 MHz, velocidad pico del bus, 128 bits (16 bytes) pueden ser transmitidos en cada ciclo, por lo que puede haber una tasa de transferencia pico de 3,2 Gb/s (200 MHz x 64 bits x 2 buses).
  • El CPU posee dos cachés virtuales de 32 Kb para instrucciones y data optimizadas para operaciones de alta velocidad. Un buffer de 64 entradas se coloca a cada caché para el manejo de memoria y su protección.

La caché virtual provee ventajas sobre la aproximación física de la misma, ya que le permite al CPU accesar la caché sin necesidad de accesar al buffer (este se accesa sólo cuando hay una pérdida de caché) disminuyendo el consumo de energía.
 
 

  • SH debug: Dada la arquitectura del SH5 y la integración SOC, el bus SuperHyway no puede ser accesado por analizadores externos y herrramientas típicas de debug, por todo esto es necesario un soporte para debug en el propio chip. El SH debug link permite analizar de forma no intrusiva el comportamiento del sistema, por ejemplo puede mostrar el flujo de ejecución, colocar «watchpoints», una herramienta muy útil porque permite una operación continua mientras se colecta la información de ciertos eventos. El SH debug link ha sido diseñado como una conexión de bajo costo y de gran ancho de banda hacia el computador de control a través de una interface JTH6 con una velocidad de 100 MHz.
  • Modo de Ahorro de Energía: Esta arquitectura tiene cuatro modos de operación: un modo normal y tres modos de ahorro (2 modos standby y un modo sleep ó durmiente). Algunos circuitos claves como la caché y el sistema de distribución del reloj se diseñaron para ser muy eficientes en el consumo de energía. El CPU, incluyendo la caché y el superHyway bus disipan menos de 800 mW, si se incluye la unidad de punto flotante (FPU) se disipan menos de 1000 mW.

Figura 5.- Características del chip

 

  • Unidad de Multimedia: Esta unidad comparte los 64 registros de propósito general existentes. Esta unidad ha sido optimizada para el manejo de gráficos, audio y video. Maneja instrucciones SIMD (Single Instruction Multiple Data) que pueden realizarse en 8 piezas de 8 bits de data, en 4 piezas de 16 bits o en 2 piezas de 32 bits de data. Este tipo de instrucciones son muy eficientes cuando grandes montos de paralelismo existen en múltiples piezas de data.

Dado el uso de SIMD la unidad de multimedia realiza 8 operaciones por ciclo de reloj, entonces a 400 MHz esto implica unas 3,2 billones  de operaciones por segundo (3,2 GOPS).
 
 

Otras características del SH5

La arquitectura SH5 esta diseñada para una ejecución eficiente de las aplicaciones escritas en C/C++, Java, etc. y soporta variados sistemas operativos tales como Windows CE, Java OS, Linux, etc. La arquitectura incluye además una unidad de manejo de memoria (MMU)con 2 modos de manejo: usuario y privilegiado. Existen 3 registros para funciones de reset, manejo de interrupciones y traps.

Para implementar estos sistemas de gestión el CPU soporta 16 niveles de prioridad de interrupciones. Adicionalmente existen varios mecanismos para mejorar el manejo de excepciones y de interrupciones:

  • Dos registros de 64 bits son asignados exclusivamente al sistema operativo.
  • La unidad de punto flotante puede ser deshabilitada. Esto le permite al Kernel el optimizar cadenas de ejecución que no requieren operaciones de punto flotante
  • La interfaz binaria de aplicaciones (ABI) del SH5 posee un registro de 64 bits que puede ser usado por el Kernel para guardar un valor temporal.

 

Consideraciones adicionales

Los primeros productos de la serie SH5 estarán en el mercado a velocidades de 400 MHz, aunque se espera que las próximas versiones puedan alcanzar los 650 MHz. El SH5 será producido con un proceso de 0,15 micrones. El «core» del CPU es de 14 milímetros cuadrados, posee una unidad de punto flotante pero puede ser producido sin ella.

El CPU SH5 debe salir a nivel comercial en el último trimestre del año 2000 y se espera que la producción en gran escala comience en el año 2001.
 
 

Conclusión

La alianza Hitachi – ST Microelectronics ha logrado desarrollar una arquitectura SuperH ó SH de 64 bits. La quinta generación de estos procesadores combinan una serie de características como desempeño, bajo costo y reducido consumo de energía, que permiten desarrollar nuevas generaciones de dispositivos en el mercado con precios muy competitivos. El uso de la metodología system-on-chip (SOC) en esta arquitectura y el hecho de poseer dos «sets» ó conjuntos de instrucciones que se emplean de acuerdo a la complejidad de la tarea a realizar, convierten a este procesador en una opción interesante en aplicaciones de mediano y bajo costo.